Peter Rugg 53eb073fb2 Don't track generated Verilog

2021-02-19 19:45:00 +00:00

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ASSIGN1.v

…

BRAM2.v

…

FIFO1.v

…

FIFO2.v

…

FIFO10.v

…

FIFO20.v

…

FIFOL1.v

…

MakeClock.v

…

MakeReset0.v

…

MakeResetA.v

…

RegFile.v

…

RegUNInit.v

…

reset_guard.v

…

ResetEither.v

…

RevertReg.v

…

SizedFIFO0.v

…

SizedFIFO.v

…

SyncFIFOLevel.v

…

SyncHandshake.v

…

SyncReset0.v

…

SyncResetA.v

…

SyncWire.v

…